Мікропроцесорна система на комплекті К 1810

 

Курсовий проект

"Мікропроцесорні системи"

Технічне завдання

Спроектувати мікропроцесорну систему на комплекті К 1810.

Вихідні дані:

)область призначення - максимальний режим (для багатопроцесорних систем);

)елементна база - ГФ 84, ВМ 86, ИР 82, ВА 86, ВТ 37;

3)розрядність адреси даних - 8 біт;

Зміст

Вступ

. Максимальний режим ВМ 86 з КПДП ВТ 37

. Опис мікросхем

.1 Мікропроцесор К 1810ВМ 86

.2 Контролер прямого доступу до памяті К 1810ВТ 37

.3 Генератор тактових імпульсів К 1810ГФ 84

.4 Буферні регістри К 1810ИР 82

.5 Шинні формувачі К 1810ВА 86

Висновок

Список літератури

Вступ

Склад МПК серії К 1810 приведений в табл. 1.1, а основні електричні параметри БІС, які входять до неї - в табл. 1.2. Навантажувальна здатність кожного виходу БІС відносно невелика і відповідає одному входу мікросхеми, що виконана по стандартній ТТЛ-технології.

Таблиця 1.1

Тип БІСПризначенняТехнологіяК 1810ВМ 86Центральний процесорn-МДПК 1810ВМ 88ЦП з 8-ми бітовою зовнішньою ШДn-МДПК 1810ВМ 89Арифметичний сопроцесорn-МДПК 1810ВМ 87Спеціалізований процесор вводу/виводуn-МДПК 1810ГФ 84Генератор тактових сигналівТТЛШК 1810ВГ 88Системний контролер шиниТТЛШК 1810ВБ 89Арбітр системної шиниТТЛШК 1810ВТ 02Контролер динамічної памяті (16К)n-МДПК 1810ВТ 03Контролер динамічної памяті (64К)n-МДПК 1810ВИ 54Інтервальний таймерn-МДПК 1810ВТ 37Контролер прямого доступу до памятіn-МДПК 1810ВИ 59Програмований контролер перериваньn-МДПК 1810ИР 82/83РегістрТТЛШК 1810ВА 86/87Шинний формувачТТЛШ

Саме цьому практично завжди вихідні сигнали БІС необхідно буферизувати за допомогою зовнішніх схем, забезпечуючи необхідну навантажувальну здатність.

Таблиця 1.2

ПараметрЗначення (min/max)Напруга живлення, В4,75 / 5,25Вхідна напруга низького рівня, В-/ 0,8Вхідна напруга високого рівня, В-/ 2,0Вихідна напруга низького рівня, В-/ 0,45Вихідна напруга високого рівня, В2,4 / -Вихідний струм високого рівня, мА-/ -0,4Вихідний струм низького рівня, мА-/ 2,0Струм витоку на входах чи на входах/виходах, мкА-/ +- 10Ємність входу чи входу/виходу, пФ-/ 10Ємність навантаження, пФ-/ 100

Гранично допустимі умови експлуатації МПК БІС: температура навколишнього середовища 0…70°С; напруга на будь-якому виході відносно корпуса - 1,0…+7 В.

Центральний процесор, що входить до складу, К 1810ВМ 86 здійснює загальну обробку даних і управління блоками системи у відповідності із заданою програмою. Характерною особливістю МП К 1810ВМ 86 є можливість часткової ре конфігурації апаратної частини для забезпечення роботи в двох режимах: мінімальному та максимальному.

В мінімальному режимі МП формує усі сигнали для управління внутрішньо системним інтерфейсом МПС і використовується для побудови одно процесорних контролерів і мікроЕОМ. При цьому для побудови блоку центрального процесору використовується мала кількість ІС: генератор К 1810ГФ 84, буферні регістри К 1810ИР 82/83 і шинні формувачі К 1810ВА 86/87.

В максимальному режимі МП використовується для побудови багатопроцесорних систем (МПС), в котрих сигнали управління шиною створюється системним контролером ВГ 88 на основі коду, сформованого МП.

Широка та постійно збільшуючись номенклатура БІС, що використовуються в МПС на основі МП серії К 1810, забезпечують різноманітність функцій, простоту технічних рішень, компактність апаратної частини і високу ефективність використання цих систем.

1.Максимальний режим ВМ 86 з КПДП ВТ 37

При роботі МПС часто виникають проблеми обміну великими блоками інформації, без її обробки, між памяттю системи і пристроями вводу/виводу. Використовувати для цих цілей центральний процесор не вигідно через те, що для кожної пересилки він повинен спочатку зчитати інформацію із пристрою у свій внутрішній регістр і тільки після цього має можливість записати інформацію в пристрій приймач. На це витрачається багато часу і сам процесор використовується неефективно.

Для вирішення задачі пересилок великих обємів інформації з мінімальними затратами програмних засобів і часу використовується КПДП К 1810ВТ 37. Під час таких передач КПДП бере на себе управління шиною даних, надаючи змогу ЦП виконувати основну програму, не потребуючу звернення до шин.

Рис. 1. Схема підключення КПДП

2.Опис мікросхем

.1 Мікропроцесор К 1810ВМ 86

Мікросхема К 1810ВМ 86 представляє собою одно кристальний 16-ти бітовий МП, виконаний по високоякісній n-МОП-технології. Кристал мікросхеми з геометричними розмірами 5,5x5,5 мм має близько 29 000 транзисторів і потребує 1,7 Вт від джерела живлення +5В. Основні операції обробки даних (додавання, віднімання, логічні дії) регістр-регістр виконуються за 3 такта, що забезпечує швидкодію 1,66*106 оп./с при періоді тактових імпульсів 200 нс. З максимальною швидкістю виконуються регістрові пересилки, а також деякі однооперандні команди(наприклад, зсув на 1 біт, інкремент, декремент, управління флагами). Працює на частоті 5МГц.

Мікропроцесор К 1810ВМ 86(ВМ 86) має 14 16-ти бітових внутрішніх регістрів і утворює 16-ти бітову шину даних для звязку з зовнішньою памяттю і портами вводу/виводу. Шина адреси має 20 ліній, що дає змогу безпосередньо адресуватись до памяті ємністю до 1 Мбайт = 1 048 576 байт. Для зменшення необхідного числа виводів ВІС молодші 16 адресних ліній мультиплексовані у часі з лініями даних і становлять єдину шину адреси/даних(ШАД). Чотири старші адресні лінії аналогічно мультиплексовані з лініями стану.

При виконання операцій вводу/виводу використовується 8 чи 16-ти бітові адреси, так щоб окрім доступу до основної памяті МП має змогу звертатися до портів(регістрів вводу/виводу).

Структурна схема МП має дві відносно незалежні частини: операційний пристрій, що реалізує задані командою операції, і пристрій шинного інтерфейсу, здійснюючий вибірку команд із памяті, а також звернення до памяті і зовнішнім пристроям для зчитування операндів і запису результатів.

Рис.2. Структурна схема МП ВМ 86

Операційний пристрій МП складає групу загальних регістрів, виділяють регістри ax, bx, cb, dx, які використовуються насамперед для зберігання даних, і регістри sp, bp, si, di, які зберігають адресну інформацію.

Особливістю регістрів ax, bx, cx, dx, є те, що вони допускають роздільне використання їх молодших байтів ah, bh, ch, dh, тим самим забезпечуючи можливість обробки як слів, так і байтів. Регістри sp і bp зберігають зсув адреси в межах поточного стекового сегменту памяті, а індексні регістри si, di зберігають зсув адреси відповідно в поточному сегменті даних і в поточному додатковому сегменті.

Арифметично-логічний пристрій (АЛУ) складає 16-ти бітовий комбінаційний суматор, за допомогою якого виконуються арифметичні операції, набори комбінаційних схем для виконання логічних операцій, схем для операцій зсувів і десяткової корекції, а також регістри для тимчасового зберігання операндів і результатів. До АЛУ також входить регістр флагів (F).

Рис. 3.Формат регістру флагів F

БітПризначенняCFФлаг переносу при додаванні(відніманні) байтів чи слів.PFФлаг парності одиниць в молодшому байті результату операціїAFФлаг допоміжного переносу(тільки для двійково-десяткової арифметики)ZFФлаг нуля, нульовий результат операціїSFФлаг знаку, дублює значення старшого біта результатуOFФлаг переповнення, втрата старшого біта результату складання в звязку з переповненням розрядної сітки при роботі зі знаковими числами.DFФлаг направлення, управляємий командами CLD, STD; визначає порядок обробки ланцюгів у відповідних командах: від менших адрес(DF=0) чи від більших (DF=1).IFФлаг дозволу переривання, управляється командами CLI, STI; при IF=1 мікропроцесор реагує на запит(INTR), при IF=0 - не реагує.TFФлаг простеження. При TF=1 МП переходить в по командний режим праці з цілью переходу на підпрограму, яка забезпечує індикацію внутрішніх регістрів МП.

Управляючий пристрій (УУ) дешифрує команди, а також сприймає і виробляє необхідні управляючі сигнали. До нього входить блок мікропрограмного управління, в якому реалізовано програмування МП на мікрокомандному рівні.

Пристрій шинного інтерфейсу складає блок сегментних регістрів, покажчик команд, суматор адрес, чергу команд і буфери, забезпечуючи звязок з шиною. Шинний інтерфейс виконує операції обміну між МП і памяттю чи портами вводу-виводу по запитам операційного пристрою.

Черга команд представляє собою набір байтових регістрів і виконує роль регістра команд, в якому зберігаються коди, вибрані із програмної памяті. Довжина черги складає 6 байт, що відповідає максимально довгому формату команд.

Буфер шини адрес/даних (БАД) складає 16 двоспрамованих керованих підсилювачів з трьома вихідними станами і забезпечує номінальну навантажувальну здатність ліній AD15-AD0.

Буфер шини адрес/стану (БАС) складає чотири односпрямованих підсилювача з трьома вихідними станами і забезпечує номінальну навантажувальну здатність ліній A19/S6 - A16/S3.

Сегментні регістри зберігають базові (початкові) адреси сегментів памяті: кодового сегменту CS, в якому зберігається програма; стекового сегменту SS; сегменту даних DS; допоміжноо сегменту ES, в якому зазвичай зберігаються дані.

Суматор адрес здійснює розрахунок 20-ти бітових фізичних адрес.

Покажчик команд IP зберігає зсув наступної команди в поточному кодовому сегменті, тобто вказує на наступну по порядку команду. Він є аналогом стандартного програмного лічильника з тою різницею, що його вміст визначає адресу команди тільки в сукупності з вмістом регістра CS.

Рис. 4. Умовно графічне зображення К 1810ВМ 86

Таблиця 2.1

Найменування входу/виходуПризначенняAD15-AD0Лінії шини адреси/данихA16/S3Лінії адреси/стану. В перебігу такту Т 1 тримає старші біти адреси при зверненні до памяті чи ВУ, в перебігу Т 2, Т 3, ТW, T4 - інформація про стан МПA17/S4A18/S5A19/S6/S7Дозвіл старшого байту шини/стануЧитання, строб, показує що МП виконує цикл читанняRDYГотовністьINTRЗапрос перериванняNMIНемаскуюче перериванняВхідний сигнал, перевіряємий командою WAIT, котра переводить МП в стан очікування при = 1CLKТактовий імпульс, для синхронізації роботи МПRESETСкидання, заставляє МП завершити виконання дії і потім поставити виконання програми спочаткуMN/Вибір режиму роботи МП між мінімальним та максимальнимST2-ST0Лінії стану, характеризують тип виконуючого циклу/Запит/Надання, використовується для обміну між процесорами в багатопроцесорній системі, для управління процедурою використання шин///Блокування шиниQS1, QS0Стан черги, вказує стан внутрішньої 6-ти байтової черги команд МП

.2 Контролер прямого доступу до памяті К 1810ВТ 37

Контролер ПДП К 1810ВТ 37 використовується в складі МПС, виконаних на базі МПК К 580, К 1810, К 1821, для реалізації прямого доступу до памяті по чотирьом незалежним каналам з позитивним чи негативним прирощенням адреси зі швидкістю до 1,6 Мбайт/с. КПДП дозволяє реалізувати передачу память - память, має широкі можливості програмного управління і каскадування. Кожен канал може виконувати до 64К циклів ПДП і має можливість автоматичної ініціалізації, повторення циклів ПДП з такими ж самими параметрами.

Рис. Структурна схема КПДП

Контролер включає 4 канали, кожен з яких складається із 4 16-ти розрядних регістрів.

Регістр поточної адреси CAR зберігає поточну адресу памяті при виконанні циклу ПДП. Після виконання циклу ПДП склад цього регістру збільшується чи зменшується на одиницю. Воно може бути прочитано чи загружено за допомогою двох команд вводу-виводу.

Регістр циклів ПДП CWR зберігає число слів, що назначені для передачі. При загрузці цього регістру необхідно памятати, що завантажувальна константа повинна бути на одиницю більше числа слів, необхідних для передачі. При виконанні регістр працює у режимі віднімаючого лічильника.

Регістр зберігання початкової адреси BAR і регістр зберігання базового числа циклів ПДП WCR зберігає базові значення адреси і числа циклів ПДП, участують у авто ініціалізації.

КПДП включає 3 функціональні блоки, котрі виконують функції управління. Буфер шини даних необхідний для синхронізації КПДП з ЦП. Блок управління контролером при передачі у память-память включає один 8-ми розрядний регістр TR тимчасового зберігання даних, забезпечуючих зберігання байту в циклі передачі память-память на час зміни адреси. Блок управління ПДП виробляє необхідні сигнали управління при передачі даних в циклах ПДП.

Регістр команд CR визначає основні параметри роботи каналу. Завантаження здійснюється командою виводу від ЦП, а скидання - по сигналу RESET чи команді загального скидання.

Рис. 5. Умовно графічне зображення К 1810ВТ 37

Таблиця 2.2

Найменування входу/виходуПризначенняCLKВхід для підключення тактового генератораCSВибір кристалуRESETСкиданняREADYГотовністьHLDAПідтвердження захвату. Вхідний сигнал для повідомлень КПДП про можливість виконання циклів ПДПDREQ3-DREQ0Входи запросів на ПВП від зовнішніх пристроїв.DB7-DB0Двонаправленя шина даних з буфером, має Z станIORЧитання. Використовується ЦП для читання внутрішніх регістрів КПДПIOWЗапис. Використовується ЦП для загрузки даних в регістри КПДПEOPЗакінчення процесу. Вхід/вихідA3-A0Адресні входи/виходи. Використовуються в роботи з ЦП і для адресації до каналів і регістрів каналів ПДПA7-A4Адресні виходи, на котрі в режимі ПДП передаються відповідні розряди адреси ОЗУ.HRQВихід запросу захвату на управління системною шиною. Запрос на ПДП ЦПDACK3-DACK0Підтвердження ПДП. Вихідні лінії на котрі видаються повідомлення для ВУ про можливість виконання циклів ПДПAENДозвіл адресиADSTBСтроб адресиMEMRЧитання з памяті. Вихід в режимі ПДП для управління операцією читання з памяті.MEMWЗапис до памяті. Вихід в режимі ПДП для управління операцією запису в память.UccШина живлення (+5В)GNDЗагальний

2.3 Генератор тактових імпульсів К 1810ГФ 84

Генератор тактових імпульсів (ГТІ) К 1810ГФ 84 призначений для управління ЦП К 1810ВМ 86 і периферійними пристроями, а також для синхронізації сигналів READY з тактовими сигналами ЦП і сигналів інтерфейсної шини.

Вибір режиму функціонування визначається потенціалом на вході F/C?. Якщо цей вхід підєднаний до "землі", то ГТІ працює в режимі формування сигналів від внутрішнього генератора, а якщо на F/C? подається високий потенціал - то в режимі формування.

Сигнали OCS, CLK, PCLK синхронні і їх частоти повязані співвідношенням:

FOCS=3FCLK=6FPCLK

До входу R?E?S? підключається RC-ланцюг, забезпечуючи автоматичне формування сигналу при включенні джерела живлення.

Таблиця 2.3

Найменування входу/виходуПризначенняCLKТактовий сигнал для ЦП К 1810ВМ 86PCLKТактовий сигнал для периферійних БІСOCSТактовий сигнал задаючого генератораRESETСигнал скиданняREADYСигнал готовностіX2, X1Входи для кварцового резонатораEFIДля зовнішнього джерела частотиF/C?Вибір джерела тактової частотиR?E?S?Сигнал початкового встановленняRDY1, RDY2Сигнал готовності від 2 систем И-41A?E?N?1?, A?E?N?2?Сигнали доступу до адреси по відношенню до сигналів готовності RDY1, RDY2CSYNCВхід синхронізації для тактової частоти декількох БІСTANKДля кристалу з обертоном

Рис. 6. Умовно графічне зображення К 1810ГФ 84

Рис. 7. Схема підключення ГТІ до кварцового резонатора.

Рис. 8. Часова діаграма роботи ГТІ К 1810ГФ 84

.4 Буферні регістри К 1810ИР 82

процесор мікросхема таймер переривання

Буферні регістри призначені для організації запамятовуючих буферів, адресних засувок, портів вводу/виводу, мультиплексорів и т.д.

Регістр К 1810ИР 82 являє собою запамятовуючий пристрій, який зберігає 8 біт інформації. Серія К 1810 означає, що він сумісний і має використовуватись з іншими мікросхемами серії К 1810.

Рис. 9. Функціональна схема К 1810ИР 82

Таблиця 2.4

Найменування входу/виходуПризначенняDI0 - DI7Лінії вхідних данихDO0 - DO7Лінії вихідних данихSTBСтробуючий сигналO?E?Дозвіл видачі данихUccНапруга живленняGNDЗаземлення

Рис. 10. Умовно графічне зображення К 1810ИР 82

При подачі сигналу високого рівня на вхід STB стан вхідних ліній DI7-DI0 передається на вихідні лінії DO7-DO0. Запамятовування в інформаційних тригерах здійснюється при переході сигналу STB від високого рівня до низького(1-0). Сигнал ОЕ управляє вихідними буферами: при ОЕ=0 буфер відпирається, при ОЕ=1 він встановлюється в Z-стан. Сигнал ОЕ не впливає ні на стан інформаційних тригерів, ні на функцію запису.

Так як за варіантом розрядність адреси даних = 8 біт то необхідно використовувати 8/8 = 1 мікросхему регістрів К 1810ИР 82.

Рис. 11. Часова діаграма роботи К 1810ИР 82

.5 Шинні формувачі К 1810ВА 86

Мікросхема К 1810ВА 86 являє собою 8-ми розрядний шинний формувач. Їх застосовують як буферні пристрої шини даних в мікропроцесорних системах. Мікросхема складається з 8-ми однакових функціональних блоків з загальними сигналами управління Т і ОЕ.

Рис. 12. Функціональна схема ШФ ВА 86

Функціональні блоки складаються з двох підсилювачів - формувачів з Z-станами на виходах, схема включення яких забезпечує різноспрямовану передачу.

Таблиця 2.5

Найменування входу/виходуПризначенняA7 - A0Вхід/Вихід ліній даних (Т=1 - вихід) (Т=0 - вхід)B7 - B0Вхід/вихід ліній даних (Т=0 - вихід) (Т=1 - вхід)TВхідний сигнал управління направленням передачіВхідний сигнал дозволу передачі

Рис. 13. Умовно графічне зображення К 1810ВА 86

Так як шина даних в МП К 1810ВМ 86 складає 16 біт, то необхідно використовувати 16/8 = 2 мікросхеми К 1810ВА 86

Рис. 14. Часова діаграма роботи ШФ ВА 86

Висновок

В результаті виконання даного курсового проекту, була спроектована мікропроцесорна система на комплекті К 1810. У відповідності з технічним завданням був проведений аналіз центрального процесорного елементу ВМ 86, та інших допоміжних мікросхем які необхідні для правильного функціонування мікропроцесорної системи. Розроблена спрощена схема мікропроцесорної системи, що включає наступні модулі: ГТІ К 1810ГФ 84, шинний формувач К 1810ВА 86, буферні регістрі К 1810ИР 82, контролер прямого доступу до памяті К 1810ВТ 37. На базі підібраних мікросхем була розроблена структурна та принципіальна схема, яка відображає розташування та взаємозвязок блоків між собою.

В рамках курсового проекту була вирішена основна задача - розвиток та закріплення навичок самостійної роботи при вирішені конкретної задачі розробки мікропроцесорної системи.

Список літератури

1.Ю.М. Казаринова., Микропроцессорный комплект К 1810: Структура, программирование, применение/ Под ред. И.П. Степаненко. - М.: Высшая школа, 1990.

2.В.Г. Домрачев., Ю.Н. Чернышов. Микропроцессорные БИС и их применение: Одноплатные микроЭВМ/ Под ред. В.Г Домрачева. - М.: Энергоатомиздат, 2008.

.Горбачев Г.Н., Гаплыгин Е.Е. Промышленная электроника: Учебник для вузов/ Под ред. Лабунуева. - М.: Электроатомиздат, 2008.-320с. ил

.Горбунов В.Л., Панфилов Д.И., Преснухин Д.Л. Микропроцессоры. Основы построения микро ЭВМ. - М.: Высшая школа,2010

.Ефимов И.Е., Козырь И.Я, Горбунов Ю.И. Микроэлектроника: проектирование, виды микросхем, функциональная микроэлектроника: Учебное пособие для приборостроения спец.вузов. - М.: Высшая школа, 2007. - 416c.

Курсовий проект "Мікропроцесорні системи" Технічне завдання Спроектувати мікр

Больше работ по теме: